Starszy inżynier ds. weryfikacji formalnej

W TechBiz Global świadczymy usługi rekrutacyjne dla naszych TOP klientów z naszego portfolio. Obecnie poszukujemy starszego inżyniera ds. weryfikacji formalnej (FV), który dołączy do jednego z zespołów naszych klientów. Jest to rola Indywidualnego Współtwórcy (IC), podlegająca bezpośrednio kierownikowi ds. weryfikacji jednostki Vector.

Na tym stanowisku będziesz dedykowanym ekspertem formalnym w zespole VU, odpowiedzialnym za projektowanie skalowalnych formalnych stanowisk testowych, pisanie właściwości matematycznych oraz zapewnianie absolutnej integralności algorytmicznej i architektonicznej naszego potoku wektorowego. Będziesz pracować ramię w ramię z mikroarchitektami VU, aby wyszukiwać głębokie błędy narożne i osiągać formalne zatwierdzenie bloków arytmetycznych i wykonawczych o dużej złożoności. Kluczowe obowiązki Wykonywanie na poziomie bloku i inżynieria konwergencji (90%) Kompleksowe posiadanie środowiska testowego: Projektowanie, wdrażanie i utrzymywanie solidnych środowisk weryfikacji formalnej dla złożonych podbloków jednostek wektorowych (np. wykonywanie wektorów) Potoki, interfejsy plików rejestrów wektorowych/zmiany nazw i wektorowe jednostki zmiennoprzecinkowe).

Weryfikacja ścieżki danych i arytmetyki: Implementuj zaawansowane strategie modelowania na poziomie słowa, przetwarzania bitów i przepisywania algebraicznego w celu weryfikacji złożonych jednostek arytmetycznych zmiennoprzecinkowych i wektorów całkowitych IEEE-754. Zarządzanie konwergencją dowodów: niezależne diagnozowanie i rozwiązywanie błędów zbieżności dowodu, nadmiernych ograniczeń i eksplozji przestrzeni stanów przy użyciu zaawansowanych techniki redukcji (np. dzielenie przypadków, black-boxing i modelowanie abstrakcyjne). Zgodność z wektorami RISC-V: Opracuj środowiska formalne, aby matematycznie udowodnić, że potok VU jest ściśle zgodny ze specyfikacją rozszerzenia wektora (V) RISC-V.

Partnerstwo w zakresie symulacji: Ścisła współpraca z inżynierami zajmującymi się symulacją VU w celu zdefiniowania ostrej jak brzytwa granicy między symulacją a weryfikacją formalną, zapewniając maksymalną skuteczność wyszukiwania błędów i zerowe pokrycie luk. Wbudowane wsparcie i mentoring Najlepsze praktyki (10%) Projektowanie przyjazne formalnie: współpraca z mikroarchitektami VU na wczesnym etapie rozwoju RTL w celu opracowania przyjaznych formalnie stylów kodowania i wzorców projektowania strukturalnego. Propagacja SVA: przeglądanie i udoskonalanie asercji SystemVerilog (SVA) napisanych przez współpracowników zajmujących się projektowaniem i symulacją, ustanawianie najlepszych praktyk w zakresie asercji na poziomie bloków w zespole VU.

Wymagania Wykształcenie: BS/MS w inżynierii komputerowej, elektrotechnice lub informatyce z praktyczną realizacją branżową; lub doktorat z badaniami skupiającymi się na metodach formalnych lub arytmetyce komputerowej. Doświadczenie: ponad 5 lat doświadczenia w weryfikacji sprzętu klasy produkcyjnej (lub doktorat + 1 - 3 lata) z solidnym, udokumentowanym doświadczeniem w stosowaniu weryfikacji formalnej do potoków wykonawczych procesora, karty graficznej lub DSP. Styl współpracy: samodzielny inżynier, który lubi głębokie zagadki matematyczne, bezproblemowo współpracuje w zlokalizowanym zespole na poziomie bloków i potrafi przełożyć złożone kontrprzykłady na możliwe do wykonania błędy dla designers.Datapath Validation Nacisk: Silna specjalizacja w arytmetycznej weryfikacji formalnej, przepisywania algebraicznego i modelowaniu na poziomie słów.

Mile widziana jest znajomość formalnych technik ścieżki sterowania (żywotność, właściwości bezpieczeństwa). Mikroarchitektura wektorowa: Dobra praktyczna znajomość potoków wykonawczych o dużej szerokości, jednostek wykonawczych wektorów lub sprzętu arytmetycznego zmiennoprzecinkowego/całkowitego. Doświadczenie z mechaniką wykonywania poza kolejnością będzie dodatkowym atutem.

Narzędzia formalne: Biegła znajomość komercyjnych narzędzi formalnych EDA (np. Cadence JasperGold/DPV, Synopsys VC Formal, Siemens OneSpin) i ich specjalistycznych aplikacji matematycznych/ścieżek danych. Języki: Natywna biegła znajomość SystemVerilog i SystemVerilog Assertions (SVA).

Biegłość w pisaniu skryptów (Python, Tcl lub Bash) do automatyzacji testów.Miło mieć weryfikację rdzenia RISC-V.Ekosystem RISC-V: Znajomość architektury RISC-V, w szczególności ekosystemów rozszerzeń wektorowych (V) i zmiennoprzecinkowych (F/D).Platformy emulacyjne (Veloce, ZeBu).Protokoły interfejsu Core/Bus (np. AXI/CHI).Oryginalnie opublikowane w Himalajach